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HDL ニヨル VLSI セッケイ : Verilog HDL ト VHDL ニヨル CPU セッケイ
HDLによるVLSI設計 : VerilogHDLとVHDLによるCPU設計 / 深山正幸 [ほか] 著

データ種別 図書
第2版
出版者 東京 : 共立出版
出版年 2002.1
形態 x, 245p : 挿図 ; 24cm
著者標目 深山, 正幸(1966-) <ミヤマ, マサユキ>
北川, 章夫(1961-) <キタガワ, アキオ>
秋田, 純一(1970-) <アキタ, ジュンイチ>
鈴木, 正國(1939-) <スズキ, マサクニ>
件 名 BSH:集積回路
NDLSH:集積回路
分 類 NDC9:549.7
NDC8:549.7
NDLC:ND386
書誌ID LT00655698

所蔵情報を非表示


工学部分室開架 549.7/MI77/1 0112925200000 9784320120273





工学部分室開架 549.7/MI77/1 2000000145210 9784320120273 2006




工学部分室開架 549.7/MI77/1 2000000185593 9784320120273 2009




工学部分室開架 549.7/MI77/1 2000000255126 9784320120273 2012



書誌詳細を非表示

本文言語 日本語
一般注記 その他の著者: 北川章夫, 秋田純一, 鈴木正國
参考図書: p[241]-242
NCID BA5517252X
巻冊次 ISBN:9784320120273 ; XISBN:4320120272
目次/あらすじ

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