Verilog‐HDL ニ ヨル テスト ベンチ : アサーション ケンショウ ノ コウリツカ ノ タメ ニ
Verilog‐HDLによるテストベンチ : アサーション検証の効率化のために / 枝均著
| データ種別 | 図書 |
|---|---|
| 出版者 | 西東京 : テクノプレス |
| 出版年 | 2006.4 |
| 形態 | vi, 203p : 挿図 ; 21cm |
| 別書名 | 異なりアクセスタイトル:Verilog‐HDLによるテストベンチ : アサーション検証の効率化のために |
| 著者標目 | 枝, 均 <エダ, ヒトシ> |
| 件 名 | BSH:集積回路 |
| 分 類 | NDC9:549.7 NDC8:549.7 |
| 書誌ID | LT00780391 |
所蔵情報を非表示
| 状 態 | 巻 次 | 所 在 | 請求記号 | 資料番号 | ISBN | 刷 年 | コメント | 利用注記 | 予約・取寄 | お薦めの本 | 自動書庫 | 付録注記 |
|---|---|---|---|---|---|---|---|---|---|---|---|---|
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工学部分室開架 | 549.7/E21/1 | 2000000113431 | 9784924998667 |
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書誌詳細を非表示
| 本文言語 | 日本語 |
|---|---|
| NCID | BA77034756 |
| 巻冊次 | ISBN:4924998664 |
目次／あらすじ
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